電子電路中銅特征的小型化源于以高封裝密度緊密放置互連。因此，由于相鄰信號(hào)線(xiàn)之間的耦合增加，HDI PCB基板中的串?dāng)_開(kāi)始發(fā)揮作用。

HDI 基板是多層、高密度電路，具有包括細(xì)線(xiàn)和明確定義的空間圖案在內(nèi)的特征。越來(lái)越多地采用 HDI 基板增強(qiáng)了 PCB 的整體功能并限制了操作區(qū)域。

區(qū)分HDI PCB 設(shè)計(jì)與其他設(shè)計(jì)的關(guān)鍵因素之一是其獨(dú)特的設(shè)計(jì)，包括多層銅填充微孔。這些多層微孔可實(shí)現(xiàn)垂直互連。此外，HDI 基板的優(yōu)勢(shì)在于具有更高的集成度和更好的兩側(cè)組件放置。此外，HDI 板在更小的幾何結(jié)構(gòu)中包含更多數(shù)量的 I/O。HDI 基板的其他特性包括更快的信號(hào)傳輸以及信號(hào)損失和延遲的顯著減少。

最近用于制備 HDI 板的技術(shù)涉及組件的小型化和高端設(shè)備的采用。然而，串?dāng)_等挑戰(zhàn)會(huì)嚴(yán)重影響 HDI 板的性能。因此，采用先進(jìn)的PCB 設(shè)計(jì)服務(wù) 對(duì)于避免 HDI 板中的串?dāng)_變得至關(guān)重要。

在這篇文章中，您將詳細(xì)了解以下與 HDI 基板中的串?dāng)_相關(guān)的關(guān)鍵方面：

• PCB中的串?dāng)_是什么？

• 什么是串?dāng)_效應(yīng)？

• 如何最小化串?dāng)_？

• Eric Bogatin 的案例研究

• Eric Bogatin 的關(guān)鍵要點(diǎn)

• 避免 HDI 基板中串?dāng)_的設(shè)計(jì)技術(shù)

• 最小化電容耦合

• 通過(guò)減少接地電源回路面積最大限度地減少電感耦合

• 選擇每層互連 (ELIC) 結(jié)構(gòu)

• 通過(guò)放置使用林蔭大道結(jié)構(gòu)以減少 HDI 基板中的串?dāng)_

• 使用雙偏移共面帶狀線(xiàn)結(jié)構(gòu)

• 縮放 PCB 幾何形狀以減少 HDI 基板中的串?dāng)_

PCB中的串?dāng)_是什么？

串?dāng)_是 PCB 上走線(xiàn)之間的無(wú)意電磁耦合（即使它們彼此沒(méi)有物理接觸）。此外，由于外部干擾，PCB 中可能會(huì)發(fā)生電磁場(chǎng)干擾。就電場(chǎng)和磁場(chǎng)的干擾而言，當(dāng)從攻擊者信號(hào)到受害信號(hào)（通常是兩個(gè)彼此靠近的軌道）耦合（電容性和電感性）能量時(shí)，就會(huì)發(fā)生串?dāng)_。電場(chǎng)通過(guò)信號(hào)之間的互電容耦合。另一方面，磁場(chǎng)通過(guò)信號(hào)之間的互感耦合。在同一層上平行走線(xiàn)或在兩層之間垂直平行走線(xiàn)容易受到串?dāng)_的影響。

什么是串?dāng)_效應(yīng)？

串?dāng)_會(huì)產(chǎn)生影響時(shí)鐘、周期信號(hào)、系統(tǒng)關(guān)鍵網(wǎng)絡(luò)（如數(shù)據(jù)線(xiàn)、控制信號(hào)和 I/O）的不良影響。此外，受影響的時(shí)鐘和周期信號(hào)會(huì)對(duì)工作的 PCB 和組裝組件造成嚴(yán)重的功能問(wèn)題。由于串?dāng)_效應(yīng)，電壓和電流水平超過(guò)了邏輯器件的閾值水平。當(dāng)它到達(dá)接收器時(shí)，這可以被解釋為錯(cuò)誤的邏輯狀態(tài)。設(shè)計(jì)師需要巧妙地工作，以避免由這些錯(cuò)誤的邏輯狀態(tài)引起的錯(cuò)誤。串?dāng)_還可以通過(guò)增加噪聲來(lái)影響模擬信號(hào)。這種噪音可能來(lái)自電源軌。

另請(qǐng)閱讀：Happy Holden 討論 HDI 

如何最大限度地減少 HDI 基板中的串?dāng)_？

HDI 基板中的串?dāng)_通過(guò)更短的耦合長(zhǎng)度和更低的介電常數(shù)減少多達(dá) 50%。可以限制 HDI 基板中串?dāng)_的其他因素包括，

• 使用較低 Dk 的材料。

• HDI PCB 材料系統(tǒng)的較低介電常數(shù)可使電路板收縮高達(dá) 28%。

• 到參考平面的距離越小，近端串?dāng)_就越低。

HDI 小型化提供了更短的互連長(zhǎng)度。如果使用較低介電常數(shù)的材料，則可以減少 HDI 基板中的串?dāng)_。Teledyne LeCroy 的信號(hào)完整性布道師 Eric Bogatin提供了以下示例：“HDI 技術(shù)中的典型線(xiàn)寬為 3 密耳（75 微米）。下圖顯示了不同電介質(zhì)厚度下 3 密耳寬走線(xiàn)的特性阻抗。

對(duì)于較低的介電常數(shù)，電介質(zhì)厚度將較小。這意味著較低介電常數(shù)的材料系統(tǒng)將導(dǎo)致相同間距的串?dāng)_較少，或者走線(xiàn)可以靠得更近并具有相同的串?dāng)_量?！?/span>

具有較低介電常數(shù)的材料導(dǎo)致較少的串?dāng)_。

Eric Bogatin 的案例研究

Eric Bogatin 繼續(xù)說(shuō)道，“在研究的兩個(gè)案例中，線(xiàn)寬為 3 mil，并且調(diào)整了電介質(zhì)厚度，以便對(duì)于兩種不同的介電常數(shù)，線(xiàn)路阻抗相同。從這些曲線(xiàn)可以看出，如果布線(xiàn)間距受到串?dāng)_約束，HDI 材料系統(tǒng)的較低介電常數(shù)可能會(huì)使電路板收縮高達(dá) 28%。

對(duì)于小于飽和長(zhǎng)度的耦合長(zhǎng)度，近端電壓噪聲的幅度將隨長(zhǎng)度成比例。飽和長(zhǎng)度將取決于上升時(shí)間。對(duì)于 1 納秒的上升時(shí)間，有效介電常數(shù)為 2.5 的飽和長(zhǎng)度約為 7.6 英寸，這將包括小型卡應(yīng)用中的許多跡線(xiàn)。相對(duì)耦合的近端噪聲由下式給出：

近端電壓噪聲的幅度與長(zhǎng)度成比例。

HDI 基板中的串?dāng)_通過(guò)更短的耦合長(zhǎng)度和更低的介電常數(shù)減少多達(dá) 50%。較短的走線(xiàn)長(zhǎng)度將減少輻射，而具有較薄電介質(zhì)的走線(xiàn)也將減少輻射。下面的例子表明，耦合長(zhǎng)度越短，互感 (Lm) 越小，而走線(xiàn)越細(xì)，互電容 (Cm) 越小。

更短的耦合長(zhǎng)度和更細(xì)的走線(xiàn)分別導(dǎo)致更小的互感和電容。

到參考平面的距離越小，近端串?dāng)_越低，或者對(duì)于更長(zhǎng)的耦合長(zhǎng)度，串?dāng)_相同。與傳統(tǒng)電路板相比，長(zhǎng)度減少 2 倍，電介質(zhì)厚度減少 2 倍，HDI 信號(hào)環(huán)路的輻射場(chǎng)可能減少多達(dá) 4 倍，即 12 分貝?！?/span>

Eric Bogatin 進(jìn)一步指出，“如果整個(gè)電路板都是 HDI，而不僅僅是幾個(gè)外層，那么控制返回路徑可能比通孔電路板面臨更大的挑戰(zhàn)?！?/span>

Eric Bogatin 的關(guān)鍵要點(diǎn)

“在處理 HDI 基板中的串?dāng)_時(shí)，您必須注意相同的問(wèn)題：

1. 提供連續(xù)的返回路徑

2. 工程控制阻抗互連

3. 以最小的短截線(xiàn)長(zhǎng)度在線(xiàn)性菊花鏈路徑中布線(xiàn)

4. 用終端控制反射噪聲

5. 通過(guò)返回路徑控制管理via to via串?dāng)_

6. 使用連接到 IC 引腳的低電感電容器

與通孔核心相結(jié)合，HDI 互連可能非常有價(jià)值?！?/span>

另請(qǐng)閱讀：高密度互連的歷史

避免 HDI 基板中串?dāng)_的設(shè)計(jì)技術(shù)

可以采取以下措施來(lái)避免HDI基板中的串?dāng)_：

最小化電容耦合以減少 HDI 串?dāng)_

在集成電路中，電容和電感耦合會(huì)導(dǎo)致串?dāng)_。電感耦合與混合輸入輸出電路有關(guān)，而電容耦合影響電路的開(kāi)關(guān)速度。以下是電路設(shè)計(jì)的一些考慮因素，以減少電容耦合，從而減少串?dāng)_：

• 不要在同一層中長(zhǎng)距離布設(shè)兩條平行線(xiàn)。此外，與走線(xiàn)相鄰的層應(yīng)該是垂直的。 

• 在兩條敏感信號(hào)線(xiàn)之間布線(xiàn)接地或電源。

在兩條信號(hào)線(xiàn)之間提供接地或電源有助于電容耦合。

• 將敏感節(jié)點(diǎn)與全擺幅信號(hào)分開(kāi)，避免浮動(dòng)節(jié)點(diǎn)。對(duì)串?dāng)_問(wèn)題敏感的節(jié)點(diǎn)應(yīng)配備設(shè)備以最小化阻抗。

• 在敏感的低擺幅布線(xiàn)網(wǎng)絡(luò)上使用差分信號(hào)。

• 通過(guò)在信號(hào)層之間設(shè)計(jì)接地層，可以減少不同層信號(hào)層之間的串?dāng)_。

• 在內(nèi)層上，當(dāng)信號(hào)放置在兩個(gè)接地層之間時(shí)，電容耦合會(huì)降低。閱讀我們?nèi)绾螠p少 PCB 布局中的寄生電容。

兩個(gè)接地層之間的夾心信號(hào)有助于電容耦合效應(yīng)。

• PCB 設(shè)計(jì)人員可以使用光互連來(lái)減少 EMI 和串?dāng)_。閱讀有關(guān)EMI 和 EMC 的 PCB 設(shè)計(jì)指南的更多信息。

通過(guò)減少接地電源回路面積最大限度地減少電感耦合

接地層是信號(hào)導(dǎo)體的低阻抗返回路徑。設(shè)計(jì)人員必須減少接地和信號(hào)導(dǎo)體之間的面積以最小化環(huán)路。減小的環(huán)路面積可以減小電感。 

在多層PCB的地平面中，必須有大量的過(guò)孔，這增加了過(guò)孔密度。在一組相鄰連接中，如果接地層和信號(hào)層共享一個(gè)公共區(qū)域，則可能會(huì)發(fā)生電感耦合。設(shè)計(jì)人員必須在插槽周?chē)季€(xiàn)一個(gè)寬環(huán)路，以避免電感耦合，從而減少串?dāng)_。

在插槽周?chē)贾靡粋€(gè)寬環(huán)路，以避免電感耦合和串?dāng)_。

被封閉地墻包圍的通孔縮短了平面，作為電氣邊界。它反射所有能量并基于封閉邊界的對(duì)角線(xiàn)尺寸產(chǎn)生半波共振。

提供盡可能靠近信號(hào)路徑的返回路徑

使用連接器和電纜時(shí)，必須特別注意接地引腳和電線(xiàn)，因?yàn)槲覀儾幌朐黾与娏骰芈访娣e。可以通過(guò)將接地引腳靠近信號(hào)引腳來(lái)最小化環(huán)路面積。

可以通過(guò)將接地引腳靠近信號(hào)引腳來(lái)減少環(huán)路面積。

避免使用接地引腳的嵌套環(huán)路

在設(shè)計(jì)電纜輸入時(shí)，在附近運(yùn)行不同的導(dǎo)體可能會(huì)產(chǎn)生耦合問(wèn)題。對(duì)來(lái)自多個(gè)信號(hào)的接地路徑使用相同的引腳會(huì)創(chuàng)建具有高互感的嵌套環(huán)路。PCB 設(shè)計(jì)人員必須考慮單獨(dú)的接地回路引腳，這些引腳應(yīng)與信號(hào)引腳保持最小距離，以減少電感耦合。

使用單獨(dú)的接地回路引腳來(lái)減少電感耦合。

選擇每層互連 (ELIC) 結(jié)構(gòu)

每一層互連 (ELIC) 是一種先進(jìn)的疊層構(gòu)造方法，其中連接可以在任何層開(kāi)始或結(jié)束。電路連接是在初始構(gòu)建本身中進(jìn)行的，因此對(duì)盲孔和埋孔的要求會(huì)更少。這為設(shè)計(jì)人員在層中提供了很大的布線(xiàn)空間。但是，在涉及 ELIC 結(jié)構(gòu)的路由時(shí)存在一些限制。

設(shè)計(jì)者應(yīng)該關(guān)心信號(hào)層；兩個(gè)信號(hào)層不應(yīng)相鄰。在所有信號(hào)層之間放置接地層。由于 ELIC 結(jié)構(gòu)允許任何層之間的連接，因此很容易以對(duì)稱(chēng)排列方式構(gòu)建。 

通過(guò)放置使用林蔭大道結(jié)構(gòu)以減少 HDI 基板中的串?dāng)_

為了減少串?dāng)_并增加布線(xiàn)密度，使用了通過(guò)放置的林蔭大道結(jié)構(gòu)。設(shè)計(jì)人員可以根據(jù)其對(duì)通孔間串?dāng)_的應(yīng)用，在BGA 中使用多種類(lèi)型的通孔布局結(jié)構(gòu)。適合減少串?dāng)_和增加布線(xiàn)空間的林蔭大道結(jié)構(gòu)如上圖所示。讓我們討論一下。 

通過(guò)扇出結(jié)構(gòu)的四個(gè)區(qū)域。圖片來(lái)源：Happy Holden 撰寫(xiě)的 HDI 手冊(cè)

區(qū)域 1由外部行組成，根據(jù)設(shè)計(jì)規(guī)則，行數(shù)從 4 到 6 不等。區(qū)域 2由所有內(nèi)部行組成。區(qū)域 3是內(nèi)行和中心行之間的過(guò)渡，區(qū)域 4是中心。

BGA 中的四個(gè)區(qū)域通孔圖案。圖片來(lái)源：Happy Holden 撰寫(xiě)的 HDI 手冊(cè)

如上面區(qū)域 1a中所示，使用 1:2 微孔在第 2 層上布線(xiàn)至最大布線(xiàn)密度。為了增加過(guò)孔的數(shù)量或減少它們之間的間距，設(shè)計(jì)人員可以在不超過(guò)所需最小距離的情況下使過(guò)孔更靠近球墊。此外，設(shè)計(jì)人員可以改變過(guò)孔球焊盤(pán)結(jié)構(gòu)的方向。這種布置能夠增加布線(xiàn)空間并減少通孔之間的串?dāng)_。

在區(qū)域 1 中使用 1:2 微孔布線(xiàn)外層 BGA 引腳后，區(qū)域 2b中的第 4 行到第 6 行在第 3 層上布線(xiàn)，使用 1:3 跳躍孔以最大布線(xiàn)密度布線(xiàn)。跳過(guò)通孔允許從第 1 層連接到第 3 層，而無(wú)需在第 2 層上使用焊盤(pán)。也可以通過(guò)將通孔移近球焊盤(pán)并調(diào)整角度以達(dá)到所需尺寸來(lái)改變此模式。

區(qū)域 3 c是區(qū)域 2 和區(qū)域 4 之間的過(guò)渡區(qū)域。根據(jù)布線(xiàn)策略，它可以使用 1:2 和 1:3 微通孔中的任何一個(gè)。區(qū)域 4 d是剩余區(qū)域。通常，中心區(qū)域由接地和電源引腳占據(jù)。為了在第 1 層上填充更大的地平面，不能將過(guò)孔放置在 BGA 的準(zhǔn)確中心。

像這樣，將 BGA 分成多個(gè)區(qū)域來(lái)放置過(guò)孔，不僅可以增加布線(xiàn)密度，還可以減少層數(shù)。如果網(wǎng)絡(luò)以盲孔而不是過(guò)孔短截線(xiàn)結(jié)束，則可以減少過(guò)孔到過(guò)孔的串?dāng)_。要了解有關(guān)通孔存根的更多信息，請(qǐng)閱讀通孔存根如何影響信號(hào)衰減和數(shù)據(jù)傳輸速率。

注意：在上面的 BGA 模式示例中，我們使用了正交短狗骨結(jié)構(gòu)。您也可以根據(jù)通孔尺寸使用其他角度調(diào)整。

了解如何突破 .5mm BGA

使用雙偏移共面帶狀線(xiàn)結(jié)構(gòu)降低 HDI 串?dāng)_

網(wǎng)狀結(jié)構(gòu)中的功率分布。

我們都知道傳統(tǒng)的 PCB 設(shè)計(jì)使用專(zhuān)用的電源層。但是，一旦電壓軌的密度和數(shù)量增加，就需要分離平面。我們可以使用兩個(gè)正交層將 PWR 分配為“網(wǎng)狀結(jié)構(gòu)”。通過(guò)在不同電壓之間放置信號(hào)，我們可以為多達(dá)八個(gè)不同的電壓軌增加分離平面的數(shù)量。它被稱(chēng)為具有單獨(dú) GND 參考的“雙偏移共面帶狀線(xiàn)”。這種結(jié)構(gòu)僅使用盲孔為從第 2 層到第 N-1 層的所有組件提供較低的串?dāng)_和電壓。

偏移共面帶狀線(xiàn)作為電源網(wǎng)格。

縮放 PCB 幾何形狀以減少 HDI 基板中的串?dāng)_

串?dāng)_可以基于兩個(gè)品質(zhì)因數(shù)來(lái)描述，稱(chēng)為近端串?dāng)_ (NEXT) 系數(shù)和遠(yuǎn)端串?dāng)_ (FEXT) 系數(shù)。這兩個(gè)術(shù)語(yǔ)都給出了當(dāng)末端以其特征阻抗終止時(shí)，在均勻傳輸線(xiàn)對(duì)中的無(wú)噪聲線(xiàn)路上產(chǎn)生的近端和遠(yuǎn)端噪聲的比率。它是將觀察到的典型串?dāng)_噪聲的度量。

串?dāng)_計(jì)算的品質(zhì)因數(shù)。圖片來(lái)源：Happy Holden 撰寫(xiě)的 HDI 手冊(cè)

特性阻抗可以由電介質(zhì)厚度、線(xiàn)寬和介電常數(shù)來(lái)定義，而相鄰走線(xiàn)之間的空間則說(shuō)明串?dāng)_。這些電氣特性與幾何形狀有關(guān)。例如，如果橫截面中的每個(gè)特征都減少 5 倍，特性阻抗和 NEXT 和 FEXT 值將不會(huì)改變。檢查常規(guī) PCB 和 HDI 互連的以下幾何特征。它們反映了相同的性能。閱讀HDI PCB的優(yōu)勢(shì)及其應(yīng)用以更好地理解。

PCB 功能的縮放。表信用：Happy Holden 編寫(xiě)的 HDI 手冊(cè)

有時(shí)，設(shè)計(jì)人員認(rèn)為縮放不會(huì)給 HDI 設(shè)計(jì)帶來(lái)任何電氣優(yōu)勢(shì)。因?yàn)榭s小所有功能仍然反映相同的電氣性能。它適用于縮小均勻信號(hào)線(xiàn)的橫截面。盡管如此，仍有兩個(gè)非標(biāo)度術(shù)語(yǔ)會(huì)影響 HDI 的電氣性能：

• HDI 互連的短長(zhǎng)度

• 在 HDI 互連中使用具有較低 Dk 的非增強(qiáng)層壓板

上述特征提供更短且受控的時(shí)間延遲和更少的串?dāng)_，因?yàn)橐恍╇娞匦圆粫?huì)隨著更小的特征尺寸而縮放。

疊層幾何形狀和耦合長(zhǎng)度對(duì) HDI 串?dāng)_的影響

遠(yuǎn)端串?dāng)_的大小還取決于疊層幾何形狀和耦合長(zhǎng)度。它的變化如下：

FEXT = k (Len/RT)

其中 FEXT = 遠(yuǎn)端串?dāng)_系數(shù)

k = 以 ns/inch 為單位的兩條線(xiàn)（受害者和攻擊者）之間的耦合

Len = 聯(lián)軸器長(zhǎng)度（英寸）

RT = 信號(hào)的上升時(shí)間 (ns)

遠(yuǎn)端噪聲是由于表面界面的介電層不一致而產(chǎn)生的。介電常數(shù)的這種非均勻特性增加了遠(yuǎn)端噪聲。然而，只有表面走線(xiàn)會(huì)受到遠(yuǎn)端噪聲的影響，而掩埋走線(xiàn)（如帶狀線(xiàn)）只會(huì)受到近端噪聲的影響。值得注意的是，近端噪聲在幅度上飽和，并且不會(huì)隨著耦合長(zhǎng)度的增加而擴(kuò)展。只有當(dāng)耦合長(zhǎng)度大于臨界長(zhǎng)度時(shí)才會(huì)發(fā)生這種情況。

結(jié)論

在 EMC 測(cè)試之前消除 HDI 基板中的串?dāng)_可為 PCB 設(shè)計(jì)人員提供更快的產(chǎn)品上市時(shí)間。如果處理不當(dāng)，串?dāng)_是產(chǎn)生信號(hào)完整性問(wèn)題的關(guān)鍵參數(shù)之一。它會(huì)直接導(dǎo)致接收器信號(hào)失真。串?dāng)_量取決于線(xiàn)間距、信號(hào)上升時(shí)間、干擾信號(hào)的幅度以及電路板和走線(xiàn)幾何形狀。因此，最大限度地減少 HDI 基板中串?dāng)_的影響應(yīng)該是設(shè)計(jì)人員的首要關(guān)注點(diǎn)。